公司簡介

• 公司成立於 2022 年 11 月，營運據點位於台北與竹北兩地。
• 擁有堅強的研發與技術服務團隊，提供消費性電子產品中各類無線通訊相關的軟硬體整合解決方案。
• 具備矽智財（IP）、積體電路設計及設計自動化（EDA）領域的豐富經驗，為客戶量身打造兼具創新性與市場競爭力的產品。

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我們的願景與服務

• 持續研發與創新：不斷投入研發與創新，滿足客戶對尖端技術的需求。
• 成為值得信賴的夥伴：以專業的設計服務與顧問團隊，成為客戶長期合作的最佳夥伴。
• 提供快速、滿意的服務：持續掌握市場最新動態，提供客戶最即時、最完善的技術支援，與電子產業攜手共創未來

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主要職責

• Wi-Fi /通訊晶片之頻率合成器 SX / PLL / DPLL 架構設計與驗證 。
• 規劃並設計高性能 DPLL / Fractional-N PLL 架構，達成目標 Phase Noise、Jitter、Spur 與 Lock Time 。
• 負責 VCO、Divider、Phase/Frequency Detector、Charge Pump、Loop Filter 等核心電路設計與模擬 。
• 進行 Phase Noise、Reference Spur、Jitter Transfer / Accumulation 模擬與最佳化 。
• 開發數位校準與補償電路（VCO Calibration、CP Mismatch、Dithering、DSM Noise Shaping） 。
• 與 CMU、TRX、Baseband 團隊協同設計時脈產生與分配架構 。
• 支援 Silicon Bring-up、Phase Noise / Spur 量測、Lab Debug 與性能調校 。
• 撰寫設計規格書、模擬報告與量產測試文件 。

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職務要求

• 電機、電子、通訊工程或相關科系碩士以上學歷 。
• 三年以上 DPLL / Fractional-N PLL / Synthesizer 電路設計經驗 。
• 熟悉 Cadence Virtuoso、Spectre / APS / PSS / Pnoise 模擬與穩定性分析 。
• 具 Phase Noise、Reference Spur、Jitter Budget、Loop Bandwidth 設計經驗 。
• 能獨立完成電路設計、模擬、佈局指導與 Silicon 驗證 。
• 具跨模組整合與系統導向能力 。

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加分條件

• 具 Wi-Fi / Bluetooth / Cellular 或 DPLL 量產經驗 。
• 熟悉 55 nm / 22 nm / FinFET 製程特性 。
• 熟悉 Fractional-N DSM、DCO、Phase Interpolator、Digitally Assisted Calibration 。
• 具 Verilog-A / MATLAB 系統建模與行為模擬經驗 。
• 熟悉 Totem / Voltus-Fi / EMIR / Reliability 分析流程 。

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